Zyad M.

طالب هندسة أنظمة وحاسبات بجامعة عين شمس بدافع قوي وأساس متين في مجالي البرمجيات والعتاد. تشمل الخبرة العملية مجالات الأنظمة المدمجة والتصميم الرقمي )VHDL/Verilog( وتعلم الآلة، مدعومة بتدريب احترافي مع سيمنز ومبادرة الديجيتال إيجبت ومعهد تكنولوجيا المعلومات. قدرة مثبتة على تنفيذ المشاريع التقنية، بدءًا من تنفيذ معالج MIPS بلغة Verilog وصولاً إلى تطوير نماذج تنبؤية في تعلم الآلة. يتطلع إلى تطبيق مجموعة شاملة من المهارات في لغات C و C++ و Python و Java لحل التحديات الهندسية المعقدة.