RTL Implementation For Signed ALU

تنفيذ ALU كامل بالـVerilog، متوافق مع الوصف المعطى لكل وحدة فرعية (Arithmetic, Logic, CMP, Shift, Decoder).

المخرجات المتوقعة:

1- كود Verilog لكل وحدة فرعية

2- Top Module يربط كل الوحدات معًا

3- Testbench للتحقق من جميع العمليات

4- صور موجات (Wave.png / Transcript.png) تظهر عمل الوحدة بشكل صحيح