SPI Slave with Single Port RAM

مشروع تصميم وحدة SPI Slave مرتبطة مع Single Port RAM باستخدام لغة SystemVerilog.

الوحدة تستقبل البيانات عبر بروتوكول SPI وتخزنها في الذاكرة، مع إمكانية القراءة والكتابة من وإلى الـ RAM.

تم تنفيذ التصميم مع مراعاة:

- دعم عمليات القراءة والكتابة بشكل متزامن مع الـ SPI Clock.

- هيكلية واضحة باستخدام Finite State Machine (FSM) لإدارة العمليات.

- محاكاة (Simulation) للتأكد من صحة التصميم باستخدام برنامج QuestaSim مع عرض الـ Waveforms.